臺積電（2330）6日與美商高通（Qualcomm）共同宣布，臺積電65奈米制程已成功為高通試產，并協助客戶提前2個月送樣，不少IC設計業者表示，臺積電有越來越多客戶選擇跳過90奈米制程，直接切入65奈米制程，因為65奈米制程成本效益確實很好，此一趨勢值得密切注意。
      　IC設計業者指出，全球晶圓代工廠在0.13微米制程世代，因采用銅制程及Low-K材料，讓整個制程良率的學習曲線較過去世代多出好幾個月，加上成本效益一直無法有效發揮，令不少客戶漸失信心，寧可采用較成熟制程，藉由更高良率表現，以有效降低單位晶粒成本。
      　不過，隨著有效跨越0.13微米制程門檻，臺積電在0.11微米、90奈米、80奈米及65奈米制程世代勢如破竹，尤其在充分展現先進制程成本效益，并有效取得客戶信任后，目前臺積電90奈米以下先進制程客戶群，幾乎已囊括全球前10大IC設計業者、IDM廠及晶圓輕量化（Fab-lite）公司。
      　IC設計業者透露，近期臺積電65奈米制程確實展現出較90奈米制程更佳的成本降低效益，不少國際大廠紛將原先規劃應用90奈米制程的新產品開發計畫，直接進階到65奈米制程，且這些新產品以手機、高畫質電視（HDTV）及無線通訊等下世代殺手級應用產品為主，這亦讓臺積電對于未來業績成長信心十足。
      　事實上，臺積電自2005年10月成功使用首批65奈米制程技術晶圓共乘（CyberShuttle）服務，為5家客戶（據設計業者指出為Altera、Broadcom、Qualcomm、Freescale及TI）及多家矽智財公司順利試產后，臺積電又陸續推出4次CyberShuttle服務，有更多客戶及矽智財公司參與。
      　此外，臺積電65奈米制程技術已是第三代同時采用銅制程及Low-K技術，相較于前一代90奈米制程技術，65奈米制程技術的標準元件密度增為2倍，且6電晶體存取記憶體（6T SRAM）及嵌入式單晶體動態隨機存取記憶體（1T Embedded DRAM）元件面積亦顯著縮小。