作者：葛立偉

　　作為芯片設計師，Kaushik Sheth和Egino Sarto一直在努力使硅片適合高性價比的封裝。現在，他們正試圖說服其它芯片設計師采用“有封裝意識的”IC設計流程。 

　　由Sheth和Sarto合伙創建的Rio設計自動化公司近發布了一款新軟件，可以幫助芯片設計師優化I/O、凸塊(bump)和管腳的布局，“綜合”不同裸片上I/O引腳之間的互連。這款高度自動化的軟件可以縮短數周的設計時間，并能有效減小裸片尺寸和封裝成本，Rio公司表示。

　　自動化工具簡化I/O封裝接口。

　　Rio公司引發的更大問題在于，芯片設計師是否應該以及需要在多大程度上介入封裝問題。Rio公司的軟件不要求設計師成為封裝工程師，但它能在版圖設計之前、期間和之后提供"what-if"的封裝分析功能。“芯片設計和封裝設計一直是兩大獨立的陣營?！盧io公司首席執行官Sheth說，“需要將它們融合到一個引擎中，以便進行正確的優化，并真正解決問題?！?

　　Rio公司的這一遠見得到了業界的強烈支持。競爭的EDA公司Cadence和Magma以及兩家的EDA投資機構Atiq Raza和Andy Bechtolsheim都對Rio公司進行了投資。

　　在與Rio公司有OEM合作關系的Magma公司，一位客戶通過在Magma流程中使用Rio軟件將裸片尺寸減少了20%，Magma公司設計實現業務部總監Sameer Patel指出。

　 “隨著芯片上I/O數量的不斷增加，設計師需要某種方案來幫助他們評估適合他們設計的封裝形式以及的I/O位置，從而實現小的裸片尺寸和較低的封裝成本?！盤atel說。雖然實際運行綜合或版圖的工程師也許不關心封裝，但設計團隊中總有人要關心封裝，并需要what-if分析工具。

　 “芯片設計師不必成為封裝設計師，但設計本身必須考慮封裝因素?！睙o晶圓廠半導體公司InSilica副主席、Rio公司顧問Anant Agrawal表示。90nm以下芯片的高速串行I/O越來越多，因此很容易產生高端CPU芯片多年來一直面對的各種封裝問題。

　　不過，Gartner Dataquest公司首席分析師Daya Nadamuni表示，現在還不清楚究竟有多少設計師需要Rio的解決方案，以及他們是否能夠從代工廠獲得他們需要的模型。工作頻率達到500MHz以上的芯片、堆疊裸片或倒裝芯片的設計尤其需要具有封裝意識，她說。

　　人們認識到IC/封裝“協同設計”的需求已經有一段時間了。其中一個原因就是高引腳數量IC的出現。當芯片引腳達到1000個以上時，很難用手工方法將它們正確放置在能夠小化裸片尺寸和封裝成本的位置。

　　更糟的是，信號完整性問題和功耗問題很容易漫延到整個芯片、封裝和電路板，有時甚至會導致系統故障。好的解決方案要求從整個系統的角度考慮問題。例如，在封裝引腳階段優化驅動器輸出比在硅片焊盤上優化好。

　　雖然組裝公司Amkor的應用工程副總裁Nozad Karim與Rio沒有什么來往，但也一直在提倡有封裝意識的IC設計?！靶酒妷涸谏仙?，電流密度在下降，因此需要進一步優化電源柵格結構，使設計裸片的工程師在獲得正確阻抗的同時能夠獲得足夠的電流?！彼f，“如果不這樣，電壓將會發生波動。”

　　如果芯片設計師沒能做到正確的I/O分布，那么很難在封裝級解決上述問題，Karim表示。這將意味著噪聲增加的風險非常大。設計師不需要對I/O信號進行布線，Karim說道，“只需要將它們以合適的I/O地和電分組，確保它們在開關時有正確的返回路徑，并盡量減少開關噪聲?！?

　　芯片設計師需要研究封裝概念，并作出適當權衡，Cadence公司產品行銷部總監Keith Felton表示?！翱瓷先ナ呛玫哪K底層規劃和可接受的I/O焊盤環可能會徹底影響封裝設計師的成功，”他說，“能夠在芯片底層規劃期間快速評估封裝可布線能力是非常有必要的?！?

　　如今有大量工具能夠滿足IC封裝設計要求。近包括Cadence在內已有好幾家供應商推出可實現IC/封裝“協同設計”的工具套件。不過，目前為止這些工具似乎仍局限于協同仿真。Rio軟件的不同之處在于它著重于設計過程中的底層規劃、I/O布局以及I/O與凸塊的連接。因此，Rio宣稱它的工具是對現有全部EDA解決方案的完美補充。

　　另外，一種新的思考方式隱含在具有封裝意識的設計中。例如對于芯片設計師來說，“互連”是將芯片上兩個單元連接起來的一種方式。但Sheth認為，信號終是從觸發器到焊盤，再到I/O緩沖器和凸塊，然后進入封裝并走到印刷電路板上?！斑@就是全部的互連問題，我們需要逐個加以解決。”他表示。

　　Sheth作為芯片設計師已經有二十多年了。他曾在數字設備公司、Vitesse、Silicon Graphics、C-Cube和Tensilica等公司任過工程師職務?！霸赟GI和Tensilica公司，我們做了非常大規模的芯片設計。”他說，“工程師們都面臨如何將所有I/O、焊盤和凸塊集成在一起的問題?！盧io公司合伙創始人兼CTO的Sarto則在新創企業Sanera Systems公司遇到了自身的問題。他有三個大規模芯片設計，在將I/O環和焊盤環一起集成到高性價比封裝中時遇到了困難。他試著尋求EDA解決方案，但沒有結果。

　　Sheth和Sarto在2003年創建了Rio公司，計劃在今年1月份推出產品。該產品將解決包括線邦定、倒裝芯片和堆疊裸片在內的各種封裝問題。它的三個早期客戶都是無晶圓廠設計公司，他們在獲得封裝模型方面不存在任何問題，Sheth透露道。

　　雖然Rio公司沒有詳細說明即將推出的工具，但據Sheth透露，該工具會提供一個快速的信號完整性分析引擎，可以幫助設計師實施早期評估。它可以根據物理和電氣約束條件提供凸塊和球點的分配，方便設計師為信號建立噪聲余量。該工具還將提供電源平面規劃和頻率分析功能。

　　除了分配I/O外，該工具還可以幫助設計師為再分布層布線，I/O是在此層連接到凸塊的。另外，該工具還可以利用出路布線(escape routing)決定凸塊如何“轉出(escape)”到封裝層上。但它不會做完整的封裝設計，那是封裝工程師利用象Cadence的APD(Advanced Package Designer)這樣的工具所做的事情。

　　Sheth指出，這種技術可以在IC設計周期中的三個時間段上使用：在RTL編碼期間獲得對I/O布局的早期估計；在布局和布線期間；在布局和布線后進行終的I/O規劃。

　　但芯片設計師愿意負擔額外的責任嗎？

　 “真正感受到痛苦的人將張開雙臂擁抱我們。”Sheth說，“而那些擁有自己腳本和文件的人可能會有些抵觸，他們需要等到工具得到充分驗證后才會接受我們的觀點?！?