IC設(shè)計(jì)中復(fù)雜度的增加、尺寸的減小以及開(kāi)發(fā)時(shí)間的壓力意味著每個(gè)設(shè)計(jì)的回旋余地變的越來(lái)越小。面對(duì)這些挑戰(zhàn)，Virage Logic在它的Silicon Aware IP模塊中整合了多種資源， 來(lái)減少設(shè)計(jì)規(guī)模。Virage在它的Star存儲(chǔ)系統(tǒng)中使用這項(xiàng)技術(shù)，該技術(shù)提供了自我測(cè)試和修復(fù)功能。這個(gè)新的模塊整合了包含存儲(chǔ)器、組合邏輯、I/O的物理IP，通過(guò)嵌入底層IP來(lái)在130nm及以下的工藝中提供測(cè)試、診斷、修復(fù)和提高成品率。Virage的CEO兼董事長(zhǎng)Adam Kablanian說(shuō)：“當(dāng)芯片變的更復(fù)雜、密度更大的時(shí)候，成品率可能降低10％以下，但是通過(guò)使用這種技術(shù)，設(shè)計(jì)者就可以實(shí)現(xiàn)更先進(jìn)的加工工藝和設(shè)計(jì)，進(jìn)而實(shí)現(xiàn)高成品率的目標(biāo)。”
該公司已經(jīng)同意通過(guò)的代工廠和ODM來(lái)實(shí)現(xiàn)該系統(tǒng)。例如，Virage通過(guò)PDF Solutions公司在工藝的擴(kuò)展中加入了它的IP，以便于設(shè)計(jì)者能及時(shí)解決在加工和制造Silicon Aware IP中遇到的那些不可避免的問(wèn)題。它能權(quán)衡造成產(chǎn)品成品率降低的各種因素，例如多重接觸、多晶硅在關(guān)鍵區(qū)域的斷開(kāi)和短接、金屬Layer 1在關(guān)鍵區(qū)域的短接，根據(jù)這些因素區(qū)分優(yōu)先次序以達(dá)到目標(biāo)。Kablamian說(shuō)：“用這種方法，設(shè)計(jì)者可以在不成熟的加工技術(shù)下做設(shè)計(jì)，達(dá)到可接受的成品率”。
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