受到平板印刷技術進步的推動，IC轉換速度繼續保持不斷提升的勢頭。與此同時，時鐘速度的逐步加快則使得時序余量大大減少。
 廣義來說，管理高速效應的技術可以分為三類，有時我們稱其為“3 T”：
● 技術（Technology）--選擇足夠快速的驅動器技術滿足您的功能需求（但又盡可能慢）；
● 拓撲(Topology)--選擇的拓撲既能滿足時序要求，又能限度減輕信號反射的影響；
● 匹配(Termination)--運用無源元件管理信號反射。
聽來很容易，對嗎？問題是，在設計印刷電路板時，我們將面臨成千上萬種此類選擇，您必須在這些技術與時序要求以及電磁兼容（EMC）之間求得平衡。
阻抗失配
出現阻抗不連續就可能發生反射，不連續包括板卡層疊、線寬變化、BGA出線、分支、過孔、負載、連接器或電源平面間斷。
反射問題之所以嚴重，是因為它受到幾大因素的影響，其中包括阻抗差異、相對于整條傳輸路徑長度的阻抗不連續時的長度以及能容忍的噪聲容限。
有些反射盡管還沒有那么嚴重，但無法運用“3T”來解決。因此，就采用主動預防方式控制阻抗的流程而言，運用HyperLynx Stackup Planning工具（如圖1所示）開展布線前阻抗規劃就成了關鍵和重要的工作。
個“T”：按照技術開展篩選
目前我們可以運用很多策略來處理非理想布線。首先是了解哪些網絡可以允許比較差的布線，哪些網絡無法做到這一點。“技術篩選”戰略能夠在此時發揮較好作用，它可以將網絡分成以下幾種：
● 信號完整性關鍵信號（時鐘、選通脈沖以及對信號需要邊沿要求較高的信號）；
● 時序關鍵信號（地址、數據以及出現非理想信號邊沿但必須與時序要求協調一致的信號）；
● 驅動器轉換速率快于5ns 的信號。
我們有必要快速考察一下快速驅動器邊沿速率的效應。圖2所示為各驅動器邊緣在同一 5英寸傳輸線上不斷增加時所產生的效應。10ns 和5ns 驅動器產生了較好的接收器波形。速率較快的2.5ns 和1.0ns 驅動器則產生了發射，并在黃色和紅色接收器波形上發生振蕩。
第二個“T”：拓撲、信號完整性和時序
如果網絡相對其驅動速度而言較短的話，則易于避免信號完整性問題的出現，因為反射可以以較快的速度被吸收掉。從圖2所示快1.0ns 的波形而言，反射能夠在半英寸的傳輸長度下穩定下來。盡管在學術上講得通，但一位有經驗的工程師肯定不會愿意為很多精心規劃的高速網絡規定一個長度不超過半英寸的傳輸長度。
有時候，拋棄“經驗做法”的布線可能在實際上成為解決信號完整性問題的關鍵。讓我們考慮一個個案，某個時鐘具有多個接收器，每個接收器都對Skew比較敏感（即時鐘必須在相同時間抵達每個接收器）。在這一個案中，菊花鏈布線可能并不理想，因為它向每個接收器順次傳輸信號，這樣就肯定會產生Skew。
 方案可能是“星形”方案，即每個接收器（或接收器的子器件）都擁有自己的布線支線。每個接收器的放置位置與驅動器之間都保持大約相同的延遲長度，與菊花鏈相比，每個接收器與其他接收器之間的隔離度更高。

我們在強調３“T”之間相互關系和權衡折衷的同時，也必須指出星形布線安排將會引出一些新的問題。多條支線將給驅動器集成電路造成低阻抗，要求其能夠輸入輸出較大的動態電流。實際上如圖３所示，您可能需要為這一拓撲案例使用一項更為強勁的驅動器技術，比如Xilinx　Spartan-3 LVCMOS33_F_24mA驅動器，而不是LVCMOS33_F_8mA。

第３個“T”：匹配
作為一般性規則，信號邊沿速率超過5ns 的任何信號在網絡中傳輸的長度超過1英寸均應進行匹配。盡管降低成本是重要的，但關聯產生的信號質量效益也是關鍵所在——它影響到該產品是否能好好工作。讓我們針對不同的拓撲結構和設計要求考察幾種匹配策略。


匹配類型
匹配數字信號傳輸線路的經典方法已經眾所周知。您可以在源端匹配、遠端匹配或在兩邊都采用匹配；您可以采用在幾個不同的位置運用“分布式”匹配；或者您可以采用兩個直流并行匹配電阻，把它們拉到相應的電源上，以便實現Thevenin匹配特定的直流偏壓。
以下是幾項通用匹配原則：
● 源端匹配可用于點對點/單向連接；
● 遠端匹配可用于多點連接；
● 如果您的插入式系統具有可變配置，則分布式匹配可能會有所幫助。
上述每種技術都各有優缺點。
從元器件數量和阻值選擇的角度來看，并行DC匹配無疑是簡單的，因為它只需要一個元器件，且內置在Spartan-3 FPGA中，其阻值選擇則等同于線路阻抗。然而，它消耗的功率，可能無法由驅動器驅動。AC匹配則要求增加一個元器件（更為昂貴且要求額外占用板卡空間），且工程設計工作量較大（尋找優化電容容值），但它降低了功耗。


串聯匹配產生了一個電壓坪，在反射從線路另一端被接收回來之前，這個電壓坪始終存在，因此從時序角度看串聯匹配不可能正確工作，除非如圖4所示，接收器集中在靠近網絡端部的地方。
我們可以通過幾種方法在信號接合處或星形拓撲連接處實現匹配。首先是在每個驅動器處設置一個串聯匹配，其好處是縮短在接收器端的穩定時間，同時功耗小。單個串聯匹配策略的有效實現必須滿足幾項條件：每條分支的長度都必須差不多相同；否則，從每條分支返回的反射都無法實現同步并抵消。

每條分支的阻抗都必須相同（或接近），否則將不可能選擇一個有效的電阻值。如果各條分支均長于3/4英寸，則有必要使其并行阻抗等于來自驅動器的線路阻抗。您也可以更改傳輸線阻抗或使用并行DC匹配，在接合處實現匹配——既迅速衰減反射，同時也衰減信號。
恰當的選擇取決于網絡拓撲和信號方向。對那些擁有復雜走線的網絡來說，我們也許甚至在理論上都難以找到一種行之有效的匹配方案。這正是HyperLynx等“What-If”仿真工具能夠在比較可選擇方案時成為不可或缺的工具的原因所在。
結語
Spartan-3器件同時針對單端和差分信號內置匹配器件，且支持LVTTL、LVCMOS、SSTL、HSTL、GTL、LVDS和RSDS，能夠讓尋求高速技術的硬件工程師以合理的價格實現其高速設計。但現代器件日益提高的能力迫使今天的工程師承擔責任，解決信號完整性、時序和電磁兼容等問題。
就您運用Spartan-3 FPGA器件開展制造所能節省的經費而言，不妨考慮為您的工具箱增加一些信號完整性分析軟件。有些特性對良好的分析軟件來說是重要的，其中包括推薦匹配策略的能力，以及在設計循環中盡早進行“What-If”仿真的能力。
就布線前分析而言，無論是“交互式”還是整塊板卡“批量”仿真，都具有關鍵性意義，任何違反的地方都將被標記，并針對整塊印刷電路板提出建議。